← 返回 JSSC 论文列表JSSC 2006第1期Clocking & PLLs90nm
A 110 GOPSW 16-bit Multiplier and Reconfigurable PLA Loop in 90-nm CMOS
90nm CMOS工艺下16位单周期乘法器与可重构PLA控制模块，实现110 GOPSW性能。
90nm CMOS, 1.3V, 1GHz, 9mW
16位乘法器可重构PLA低功耗压缩树架构PMOS睡眠晶体管
▸创新点1：优化的压缩树架构（方法创新） - 采用radix-4 Booth编码和到达时间感知的完成加法器，显著降低了压缩树的扇出和布线复杂度，同时实现了0.03 mm²的高密度布局，支持1 GHz的高频操作。
▸创新点2：低功耗PMOS睡眠晶体管（电路创新） - 使用PMOS睡眠晶体管实现超低待机功耗（75 μW）和快速唤醒（1周期），在保持高噪声容忍度的同时有效降低了静态功耗。
▸创新点3：可扩展的乘法器性能（系统创新） - 通过电压调节实现性能可扩展性，在1.95V下可达1.5 GHz/32 mW，在570 mV下实现50 MHz/79 μW，覆盖高性能与超低功耗两种工作模式。
▸创新点4：高能效比设计（系统创新） - 在1.3V工作电压下实现110 GOPS/W的能效比，结合全高阈值电压晶体管使用，将动态泄漏功耗控制在540 μW以下。
Abstract
This paper describes a 16
16 bit single-cycle
2’s complement multiplier with a reconfigurable PLA control
block fabricated in 90-nm dual-
/86/116CMOS technology, oper-
ating at 1 GHz, 9 mW (measured at 1.3 V , 50
C). Optimally
tiled compressor tree architecture with radix-4 Booth encoding,
arrival-profile aware completion adder and low clock power
write-port flip-flop circuits enable a dense layout occupying
0.03 mm
/50while simultaneously achieving: 1) low compressor tree
fan-outs and wiring comp