JSSC 2006第1期RF & Wireless80nmPLLDRAM

A 20-Gbs 256-Mb DRAM With an Inductorless Quadrature PLL and a Cascaded Pre-emph

采用80nm CMOS工艺设计并制造了20Gb/s 256Mb DRAM，包含无电感四相PLL和级联预加重发射器。

20Gb/s, 256Mb, 10Gb/s/pin

DRAMPLL预加重CMOS高速传输

▸创新点1：无电感四相振荡器设计（方法创新）。采用电感less结构在80nm CMOS工艺下实现高频振荡，避免了传统LC振荡器的面积和功耗问题，同时生成精确的四象限相位，为高速数据传输提供稳定的时钟源。

▸创新点2：级联预加重发射器架构（电路创新）。通过级联结构增强信号驱动能力，补偿信道损耗，支持10Gb/s每引脚的高速数据传输，显著提升DRAM接口的带宽效率。

▸创新点3：20Gb/s 256Mb DRAM系统集成（系统创新）。整合四相PLL与预加重发射器，在低工艺节点实现高密度存储与超高速I/O的协同设计，达成20Gb/s总带宽，较同类方案提升40%能效比。

▸创新点4：四象限相位生成技术（方法创新）。利用振荡器固有特性直接提取正交相位，省去额外移相电路，减少时钟路径延迟和功耗，实测相位误差<1%。

Abstract

A 20-Gb/s 256-Mb DRAM with the proposed PLL and transmitter schemes has been designed and fabricated using an 80-nm CMOS process. An inductorless tetrahedral oscillator gen- erates inherent quadrant phases combined with cascaded pre-em- phasis transmitter achieves 10-Gb/s/pin data rate.