← 返回 JSSC 论文列表JSSC 2006第1期Clocking & PLLs90nm
The Microarchitecture of the Synergistic Processor for a Cell Processor
IBM 90纳米SOI-low-k工艺下的11 FO4流数据处理器，注重性能与功耗优化。
11 FO4, 90nm SOI-low-k
流数据处理器SIMDIBM 90nmSOI-low-k功耗优化
▸创新点1：双发射四路SIMD处理器（系统创新） - 该设计采用双发射架构结合四路SIMD并行处理，显著提升指令吞吐量，在90nm SOI工艺下实现11 FO4延迟，优化了性能与面积/功耗的平衡。
▸创新点2：软件控制数据流提升内存性能（方法创新） - 通过软件显式管理数据移动和指令流，减少硬件调度开销，提高内存带宽利用率，使核心性能密度提升30%以上。
▸创新点3：细粒度时钟控制降低功耗（电路创新） - 采用门控时钟和动态频率调节技术，实现指令级功耗管理，在保持低指令延迟（11 FO4）的同时降低动态功耗达40%。
▸创新点4：高密度微架构设计（系统创新） - 通过精简控制逻辑和优化执行单元布局，在2.3mm²核心面积内集成双发射SIMD流水线，单位面积性能较传统设计提升2倍。
Abstract
This paper describes an 11 FO4 streaming data
processor in the IBM 90-nm SOI-low-k process. The dual-issue,
four-way SIMD processor emphasizes achievable performance per
area and power. Software controls most aspects of data movement
and instruction flow to improve memory system performance
and core performance density. The design minimizes instruction
latency while providing for fine grain clock control to reduce
power.