← 返回 JSSC 论文列表JSSC 2006第1期Digital Circuits90nmProcessor/CPU
The Parity Protected, Multithreaded Register Files on the 90-nm
90nm Itanium微处理器采用脉冲共享字线技术和寄存器内波纹奇偶校验系统，实现高效多线程寄存器文件。
7-layer 90-nm process, 2.0 GHz, 400 mW per register array
Itanium微处理器寄存器文件奇偶校验多线程90nm工艺
▸创新点1：脉冲共享字线技术（方法创新） - 通过脉冲共享字线技术，实现了22端口整数寄存器阵列仅需12条字线，显著减少了布线复杂度和面积开销，同时支持高达2.0 GHz的工作频率。
▸创新点2：寄存器内波纹奇偶校验系统（电路创新） - 采用内建波纹奇偶校验机制，在不影响操作数旁路或流水线深度的情况下提供软错误检测，仅占用寄存器数据路径总面积的6%，兼顾了可靠性与能效。
▸创新点3：时间多线程实现（系统创新） - 通过复用读写端口至两个存储节点，允许同时写入前台和后台线程数据，实现单周期线程切换，显著提升了多线程并行处理能力。
▸创新点4：高性能低功耗设计（综合创新） - 在90nm工艺下实现7层金属堆叠，寄存器阵列功耗控制在400mW以内，同时达成2.0 GHz高频操作，展现了能效与性能的平衡。
Abstract
The integer and floating-point register files of the 90–nm generation Itanium Microprocessor are described. A pulsed, shared word line technique enables a 22 ported integer array with only 12 word lines per register. An in-register ripple parity system provides soft error detection with no impact to operand bypass or pipeline depth while keeping consuming less that 6% of the total register datapath area. The register file im- plements temporal multi-threading by multiplexing the read and write ports to two storage nodes enabling registers to write both foreground and background threads to the same register at the same time. Thread switching completes in one cycle. The register files are fabricated in a 7-layer 90-nm process and operate up to 2.0 GHz while consuming 400 mW per register array.