JSSC 2006第2期Data Converters0.18-μmDAC

A 10-bit 250-MS/s Binary-Weighted Current-Steering DAC

研究分段对电流导向DAC动态性能的影响，提出降低分段程度的方法，实现10位250MS/s DAC。

10-bit, 250 MS/s, 60 dB SFDR, 4 mW, 0.35 mm²

电流导向DAC分段技术二进制加权动态性能低功耗

▸创新点1：分段技术优化动态性能（方法创新）：通过精细调整分段策略，显著提升DAC的动态性能，实现60 dB的SFDR（无杂散动态范围），在250 MS/s采样率下覆盖DC至Nyquist频率范围。

▸创新点2：降低分段程度的方法（电路创新）：提出一种减少分段级数的技术，在保持高动态性能（60 dB SFDR）的同时，简化电路结构并降低功耗，芯片总功耗仅4 mW（双电源1.5 V/1.8 V）。

▸创新点3：二进制加权结构保持高SFDR（系统创新）：采用9位一元码+1位二进制加权混合架构，在62.5 MHz信号频率下仍实现60 dB SFDR，证明二进制加权结构对动态性能无限制，且面积仅0.35 mm²（0.18μm CMOS工艺）。

▸创新点4：高精度线性度设计（电路创新）：通过优化电流源匹配与开关时序，使INL和DNL均低于0.1 LSB，显著提升静态精度。

Abstract

This paper studies the impact of segmentation on cur- rent-steering digital-to-analog converters (DACs). Segmentation may be used to improve the dynamic behavior of the converter but comes at a cost. A method for reducing the segmentation degree is given. The presented chip, a 10-bit binary-weighted current-steering DAC, has 60 dB SFDR at 250 MS/s from DC to Nyquist. At 62.5 MHz signal frequency and 250 MS/s, we operated the device in 9-bit unary, 1-bit binary-weighted mode. The obtained 60 dB SFDR in this measurement demonstrates that the binary nature of the converter did not limit the SFDR. The chip draws 4 mW from a dual 1.5 V/1.8 V supply plus load currents. The active area is less than 0.35 mm /50in a standard 1P-5M 0.18- m 1.8-V CMOS process. Both INL and DNL are below 0.1 LSB.