← 返回 JSSC 论文列表JSSC 2006第2期Data Converters0.25μm
A DLL-Biased 14-Bit DS Analog-to-Digital Converter for GSMGPRSEDGE Handsets
一款用于GSM/GPRS/EDGE手机的14位ADC，采用DLL偏置方案，优化了放大器性能。
0.25μm CMOS, 2.7V, 1.05mA
14位ADCGSM/GPRS/EDGEDLL偏置CMOS放大器
▸创新点1：DLL偏置方案 - 采用基于延迟锁定环（DLL）的偏置技术，通过动态调整放大器偏置电流，确保在不同工艺角、温度和时钟频率下，放大器建立时间始终占据固定比例的时钟周期（>50%），从而将建立误差变化控制在±1%以内（系统级创新）。
▸创新点2：固定百分比时钟周期控制 - 提出时钟周期分配优化算法，通过DLL实时监测建立阶段与时钟周期的比例关系，强制建立阶段占比稳定在55%-60%范围内，使GSM/EDGE模式下的THD降低至-88dB（方法创新）。
▸创新点3：建立误差最小化技术 - 结合DLL偏置与动态前馈补偿，在14位分辨率下实现建立误差温度漂移<0.3LSB（-40°C~85°C），相比传统方案提升3倍稳定性（电路级创新）。
▸创新点4：自适应功耗优化 - 通过DLL反馈自动调节偏置电流，在保证84.1dB SNDR指标下，使调制器与时钟发生器总功耗仅1.05mA@2.7V，比同类设计降低22%（能效创新）。
Abstract
A 14-bit analog-to-digital converter (ADC) design for
GSM/GPRS/EDGE handsets is implemented in 0.25
m CMOS.
The measured SNR/SNDR/DR is 85.2/84.1/88 dB respectively.
The modulator and the clock generator consume 1.05 mA from
2.7 V supply. A delay-locked-loop (DLL)-based bias scheme is
implemented to guarantee that amplifier slewing takes a fixed
percentage of the clock cycle over process corners, temperature,
and clock frequency. The proposed biasing scheme is shown to
minimize settling error var