← 返回 JSSC 论文列表JSSC 2006第3期Other0.18μm
A 640-Mbs 2048-Bit Programmable LDPC Decoder Chip
一款支持2048位LDPC码的640Mb/s可编程解码芯片，采用TDMP算法提升吞吐量。
640 Mb/s, 125 MHz, 787 mW
LDPC解码器TDMP算法可编程网络CMOS技术高吞吐量
▸创新点1：基于TDMP算法的快速收敛架构（系统创新）。该芯片采用TDMP算法，相较于标准解码算法，具有更快的收敛速度，从而显著提升了吞吐量，达到640 Mb/s。
▸创新点2：无查找表的简化消息计算机制（电路创新）。通过消除查找表的使用，降低了消息计算的复杂度，减少了硬件资源消耗，同时提高了计算效率。
▸创新点3：可编程消息交织网络（系统创新）。该芯片设计了基于代码结构的可编程网络，能够灵活适应不同LDPC码的译码需求，增强了芯片的通用性和灵活性。
▸创新点4：代码率可调机制（系统创新）。在增强模式下，芯片支持代码率从1/2逐步调整至14/16，提供了更高的编码灵活性，适应不同的通信需求。
Abstract
A 14.3-mm/50code-programmable and code-rate tun-
able decoder chip for 2048-bit low-density parity-check (LDPC)
codes is presented. The chip implements the turbo-decoding
message-passing (TDMP) algorithm for architecture-aware
(AA-)LDPC codes which has a faster convergence rate and hence
a throughput advantage over the standard decoding algorithm. It
employs a reduced complexity message computation mechanism
free of lookup tables, and features a programmable network
for message interleaving base