← 返回 JSSC 论文列表JSSC 2006第4期Digital Circuits0.18μm
AES-Based Security Coprocessor IC in 018- 22m CMOS With Resistance to Differenti
该论文提出了一种抗侧信道攻击的AES安全协处理器IC，采用WDDL逻辑和差分布线技术增强安全性。
0.18μm CMOS工艺, 抗差分功耗分析(DPA)攻击
侧信道攻击AES加密差分功耗分析安全协处理器WDDL逻辑
▸创新点1：采用波动态差分逻辑(WDDL)技术，这是一种电路创新，通过平衡逻辑门的开关行为，显著降低了功耗泄露，从而有效抵御差分功耗分析(DPA)攻击。
▸创新点2：差分布线布局技术，这是一种方法创新，通过优化布线方式，进一步减少功耗泄露，增强了芯片的安全性，实验证明在150万次加密后仍无法破解密钥。
▸创新点3：双协处理器设计对比安全性，这是一种系统创新，通过在同一芯片上实现两种不同安全级别的协处理器，直观展示了WDDL和差分布线技术在抵御SCA攻击中的显著优势。
▸创新点4：集成指纹匹配引擎和模板存储，这是一种系统创新，扩展了协处理器的功能，使其不仅限于加密任务，还能处理生物识别数据，提升了芯片的多功能性。
Abstract
Security ICs are vulnerable to side-channel attacks
(SCAs) that find the secret key by monitoring the power consump-
tion or other information that is leaked by the switching behavior
of digital CMOS gates. This paper describes a side-channel attack
resistant coprocessor IC fabricated in 0.18-
m CMOS consisting
of an Advanced Encryption Standard (AES) based cryptographic
engine, a fingerprint-matching engine, template storage, and an
interface unit. Two functionally identical coprocessors have bee