← 返回 JSSC 论文列表JSSC 2006第4期RF & Wireless0.13μmPLL
A 20-GHz Phase-Locked Loop for 40-Gbs Serializing Transmitter in 013-22m CMOS
一款20GHz锁相环，采用0.13μm CMOS工艺，具有低抖动和低相位噪声特性。
20GHz, 4.9 ps抖动, 113.5 dBc/Hz相位噪声, 480 mW功耗
锁相环CMOS相位噪声微带谐振器静态分频器
▸创新点1：半占空比采样前馈环路滤波器（电路创新）。通过用开关和反相器替代传统电阻，显著降低了参考杂散至44.0 dBc，提升了环路滤波器的性能。
▸创新点2：耦合微带谐振器负阻振荡器（电路创新）。采用设计迭代流程优化相位噪声，结合耦合微带谐振器，实现了低相位噪声的振荡器设计。
▸创新点3：基于脉冲锁存器的静态分频器（电路创新）。相比传统触发器，脉冲锁存器实现了更高的操作速度，支持接近2:1的频率范围，提升了分频器的性能。
▸创新点4：20 GHz锁相环系统（系统创新）。在0.13μm CMOS工艺下实现17.6至19.4 GHz的频率范围，功耗480 mW，具有优异的抖动和相位噪声性能，适用于高速串行化发射器。
Abstract
A 20-GHz phase-locked loop with 4.9 ps/112/112/0.65 ps/114/109/115
jitter and
113.5 dBc/Hz phase noise at 10-MHz offset is pre-
sented. A half-duty sampled-feedforward loop filter that simply
replaces the resistor with a switch and an inverter suppresses the
reference spur down to
44.0 dBc. A design iteration procedure is
outlined that minimizes the phase noise of a negative-
oscillator
with a coupled microstrip resonator. Static frequency dividers
made of pulsed latches operate faster than tho