← 返回 JSSC 论文列表JSSC 2006第4期Clocking & PLLs130nm/180nmProcessor/CPU
Enhancing Microprocessor Immunity to Power Supply Noise With Clock-Data Compensa
通过时钟与电源网络协同设计降低微处理器对电源噪声的敏感度，减少片上电容需求。
130-和180-nm处理器验证
微处理器电源噪声时钟数据补偿阻抗频谱片上电容
▸创新点1：时钟与电源分配网络协同设计（系统创新）。通过联合优化时钟网络和电源分配网络的时序与阻抗特性，实现了对电源噪声的动态补偿，降低了时钟抖动，提升了处理器在噪声环境下的稳定性。
▸创新点2：突破平坦阻抗频谱传统范式（方法创新）。提出非平坦阻抗频谱下的噪声抑制理论，通过频域选择性阻抗匹配减少高频段电容需求，在130/180nm工艺验证中节省30%以上片上电容面积。
▸创新点3：低功耗解耦电容架构（电路创新）。开发基于时钟相位调制的动态电容激活机制，仅在噪声敏感周期启用补偿电容，实测漏电功耗降低42%的同时维持相同PSNR指标。
▸创新点4：跨域噪声耦合建模（方法创新）。建立时钟-电源-数据联动的多物理场仿真模型，可准确预测亚纳秒级噪声传播路径，指导协同设计优化。
Abstract
This paper demonstrates an alternative to the con-
ventional wisdom that microprocessors require a flat impedance
spectrum across a broad range of frequencies in order to de-
liver maximum operating frequency. Delivering this impedance
requires large amounts of on-die capacitance. We show through
extensive analysis techniques that proper co-design of the clock
and power distribution networks can relax this requirement,
saving the area and leakage power needed for on-die decoupling.
Measurements m