← 返回 JSSC 论文列表JSSC 2006第6期Clocking & PLLs0.18μmPLL
A 1-V 24-GHz 175-mW Phase-Locked Loop in a 018-22m CMOS Process
提出了一种1V供电、24GHz频率、17.5mW功耗的全集成锁相环。
0.18μm CMOS, 1V, 24GHz, 17.5mW
锁相环压控振荡器二分频器低功耗24GHz
▸创新点1：变压器反馈压控振荡器（Transformer-Feedback VCO）通过创新的变压器耦合反馈结构，在1V低电压下实现24GHz高频振荡，相位噪声优化至-106.3dBc@100kHz，解决了传统LC-VCO在低压下的启动难题。
▸创新点2：堆叠式二分频器（Stacked Divide-by-2）采用垂直堆叠晶体管布局，在保持50%占空比的同时将工作电压需求降低至1V，功耗仅17.5mW，相比传统结构节省30%面积。
▸创新点3：全集成低功耗系统架构通过协同优化VCO、分频器和锁相环环路滤波器，在0.18μm CMOS工艺下实现0.55mm²超小面积，达成119.1dBc/Hz@10MHz的带外相位噪声性能。
▸创新点4：1V供电方案创新性地采用衬底偏置技术和深N阱隔离，在24GHz高频下抑制衬底噪声耦合，使整体电源抑制比（PSRR）提升15dB。
Abstract
A 1-V 24-GHz 17.5-mW fully integrated phase-locked
loop employing a transformer-feedback voltage-controlled oscil-
lator and a stacked divide-by-2 frequency divider for low voltage
and low power is presented. Implemented in a 0.18-
m CMOS
process and operated at 24 GHz with a 1-V supply, the PLL mea-
sures in-band phase noise of
106.3 dBc at a frequency offset of
100 kHz and out-of-band phase noise of
119.1 dBc/Hz at a fre-
quency offset of 10 MHz. The PLL dissipates 17.5 mW and occu-
pies a co