← 返回 JSSC 论文列表JSSC 2006第6期Power ManagementTDC
A CMOS Time-to-Digital Converter With Better Than 10 ps Single-Shot Precision
设计了一种高精度CMOS时间数字转换器，单次测量精度优于10 ps。
8.1 ps rms单次测量精度，12.2 ps分辨率，5-MHz外部参考时钟
CMOS时间数字转换器高精度延迟线插值技术
▸创新点1：参考延迟线回收技术（Reference recycling in the delay line）通过周期性校准延迟线，显著改善了插值器的积分非线性（INL），同时允许使用低频参考时钟（5 MHz），降低了系统功耗。这一方法创新将传统延迟线的静态误差动态补偿，实现了优于10 ps的单次测量精度。
▸创新点2：多级插值结构（Multi-level interpolation）通过两级插值（计数器+延迟线）将时间测量分解为粗测和精测，仅需20个延迟元件即可实现12.2 ps分辨率，相比传统结构减少60%以上元件数量。这种电路创新在面积和功耗优化上具有显著优势。
▸创新点3：负载电容缩放的并行延迟线结构（Load capacitor scaled parallel structure）通过动态调整延迟单元负载电容，在保证线性度的同时将单次测量精度提升至8.1 ps rms。该电路创新突破了延迟线分辨率与功耗的权衡限制。
▸创新点4：INL查找表（INL look-up table）通过数字后处理补偿剩余非线性误差，将系统级INL降低至±0.5 LSB以下。这种混合信号协同设计方法提升了整体测量稳定性。
Abstract
A high-precision CMOS time-to-digital converter
IC has been designed. Time interval measurement is based on a
counter and two-level interpolation realized with stabilized delay
lines. Reference recycling in the delay line improves the integral
nonlinearity of the interpolator and enables the use of a low
frequency reference clock. Multi-level interpolation reduces the
number of delay elements and registers and lowers the power con-
sumption. The load capacitor scaled parallel structure in the de