← 返回 JSSC 论文列表JSSC 2006第6期Data ConvertersNeural Network Accelerator
Comments and Correspondence Comments on Split ADC Architecture for Deterministic
论文讨论了使用双并行ADC架构进行背景数字校准的方法。
无
ADC数字校准并行架构信号抵消背景校准
▸创新点1：双并行ADC架构（系统创新）：通过使用两个并行ADC，实现了输入信号的快速抵消，显著提高了校准效率，适用于高精度ADC的背景校准。
▸创新点2：输入信号抵消技术（方法创新）：通过将两个ADC的输出信号相减，有效消除了输入信号的干扰，从而快速提取校准信息，提升了校准的准确性和速度。
▸创新点3：快速校准信息提取（方法创新）：利用双并行ADC架构和输入信号抵消技术，能够在短时间内提取出校准所需的关键信息，大大缩短了校准时间，适用于高速ADC应用。
▸创新点4：独立开发与实现细节差异（系统创新）：尽管与早期研究相似，但本文在实现细节上有所不同，展示了独立开发的创新性，并进一步优化了校准流程和性能。
Abstract
/s ADC”
Jipeng Li, Un-Ku Moon, John A. McNeill, Michael Coln, and
Brian Larivee
In the above paper [1], the authors present a “split ADC” architec-
ture that is suitable for efficient/fast background digital calibration. The
use of two parallel ADCs (thus the name “split ADC”) allows the input
signal to be canceled by subtracting the two nominally equal output
codes, thereby providing fast extraction of the calibration information.
The concept and the calibration details are summarized in Figs. 2