JSSC 2006第6期RF & Wireless90nmHigh-Speed LinkEqualizer

Phase and Amplitude Pre-Emphasis Techniques for Low-Power Serial Links

一种结合幅度预加重和相位预加重的新型均衡技术，用于低功耗串行链路，显著降低抖动和功耗。

6 Gb/s, 600 mVpp, 18 mW (无相位预加重), 24 mW (有相位预加重)

串行链路预加重低功耗抖动补偿CMOS

▸创新点1：结合幅度和相位预加重技术，通过同时校正符号间干扰和确定性抖动（特别是数据相关抖动），显著提升高速串行链路的信号完整性。该混合方法在电缆传输中将接收信号抖动从16.15 ps降低至10.29 ps，属于系统级创新。

▸创新点2：采用90nm CMOS工艺实现低功耗设计，通过将CMOS静态逻辑推至输出级（4:1多路复用器），在6Gb/s速率下实现仅18mW功耗（3mW/Gb/s），相位预加重版本功耗为24mW（4mW/Gb/s），属于电路架构创新。

▸创新点3：提出相位预加重技术专门补偿确定性抖动，在FR-4背板互连中额外减少3.6ps抖动，解决了带宽受限信道中低功耗发射机的性能瓶颈问题，属于方法创新。

▸创新点4：输出级采用4:1多路复用器结构优化时序，结合静态逻辑设计降低动态功耗，同时维持600mVpp输出摆幅，实现功耗与性能的平衡，属于电路级创新。

Abstract

A novel approach to equalization of high-speed serial links combines both amplitude pre-emphasis to correct for inter- symbol interference and phase pre-emphasis to compensate for de- terministic jitter, in particular, data-dependent jitter. Phase pre- emphasis augments the performance of low power transmitters in bandwidth-limited channels. The transmitter circuit is imple- mented in a 90-nm bulk CMOS process and reduces power con- sumption by pushing CMOS static logic to the output stage, a 4: