JSSC 2006第6期Clocking & PLLs0.18μmDLLClock Generation

The Design and Analysis of a DLL-Based Frequency Synthesizer for UWB Application

设计了一种基于DLL的超宽带频率合成器，具有快速锁定和低相位噪声特性。

0.18μm CMOS, 1.8V, 54mW, 9.5ns锁定时间, -120dBc/Hz@1MHz相位噪声

延迟锁定环频率合成器超宽带相位噪声快速锁定

▸创新点1：采用宽环路带宽和快速锁定架构（电路创新）。通过优化环路带宽和锁定机制，显著缩短了频率合成器的锁定时间，实现了小于9.5纳秒的快速锁定，提升了系统响应速度。

▸创新点2：提出DLL的离散时间模型（方法创新）。该模型为DLL的动态行为提供了精确的数学描述，有助于更好地理解和优化DLL的性能，特别是在快速锁定和稳定性方面。

▸创新点3：建立延迟线相位噪声分析模型（方法创新）。该模型详细分析了延迟线中的相位噪声来源，为降低相位噪声提供了理论依据，实验结果显示相位噪声在1 MHz偏移处达到-120 dBc/Hz。

▸创新点4：低功耗设计（电路创新）。采用0.18微米CMOS工艺，电路在1.8V电源下仅消耗54 mW，实现了高性能与低功耗的平衡，适用于UWB应用场景。

Abstract

A delay-locked loop (DLL)-based frequency synthe- sizer is designed for the ultrawideband (UWB) Mode-1 system. This frequency synthesizer with 528-MHz input reference fre- quency achieves less than 9.5-ns settling time by utilizing wide loop bandwidth and fast-settling architecture. Additionally, a discrete-time model of the DLL and an analytical model of phase noise of the delay line are proposed in this work. Experimental results show great consistency with predicted settling time and phase no