← 返回 JSSC 论文列表JSSC 2006第8期Clocking & PLLs90nmProcessor/CPU
A 90-nm Power Optimization Methodology With Application to the ARM 1136JF-S Micr
提出一种90nm CMOS工艺下ARM 1136JF-S微处理器的电源优化方法
355-MHz operating clock rate, 40% dynamic power reduction, 46% leakage power reduction
电源优化ARM微处理器90nm CMOS漏电流优化时钟速率优化
▸创新点1：多电源电压操作（方法创新）：通过引入多电源电压设计，实现了不同电路模块的电压动态调整，显著降低了动态功耗，同时保持了系统性能，具体实现了40%的动态功耗降低。
▸创新点2：漏电流和时钟速率优化（电路创新）：采用先进的漏电流控制技术和时钟速率优化策略，有效减少了静态功耗，实现了46%的漏电流功耗降低，同时确保了355-MHz的时钟速率。
▸创新点3：单次RTL综合（方法创新）：通过优化RTL综合流程，实现了单次综合即可完成设计，减少了设计迭代次数，提高了设计效率，确保了首次流片成功。
▸创新点4：多域设计中的功耗优化与时序电气闭合（系统创新）：在多域设计中，实现了功耗优化与时序电气闭合的协同设计，确保了设计的功能性和电气要求，提升了整体系统性能。
Abstract
An electrical and physical design power optimization
methodology and design techniques developed to create an IC
with an ARM 1136JF-S microprocessor in 90-nm standard CMOS
are presented. Design technology and methodology enhancements
to enable multiple supply voltage operation, leakage current
and clock rate optimization, single-pass RTL synthesis,
/68/68
selection, power optimization and timing and electrical closure
in a multi-
/68/68domain design are described. A 40% reduction
in dynamic and