JSSC 2006第8期RF & Wireless90nmPLL

A Versatile 90-nm CMOS Charge-Pump PLL for SerDes Transmitter Clocking

一款90nm CMOS工艺的低抖动电荷泵PLL，适用于1至10 Gb/s SerDes发射器时钟。

0.81 ps rms抖动@10 Gb/s

电荷泵PLL低抖动SerDesCMOSLC-VCO

▸创新点1：可编程双路径环路滤波器（方法创新）。该PLL采用独立控制的积分路径和无电阻采样复位比例路径，实现了闭环带宽和峰值的灵活设置，显著提升了系统的适应性和性能稳定性。

▸创新点2：数字校准LC-VCO（电路创新）。通过数字校准技术，LC-VCO实现了45%的校准调谐范围，结合反型模式nMOS变容二极管和高效螺旋电感，优化了频率合成精度和面积效率。

▸创新点3：抗电源噪声设计（系统创新）。针对ASIC中数字核心和多SerDes通道的噪声问题，提出了详细的电源噪声抑制设计，确保在10 Gb/s速率下仅产生0.81 ps rms的抖动，提升了系统的可靠性和抗干扰能力。

▸创新点4：深亚微米CMOS工艺优化（工艺创新）。通过分析深亚微米CMOS效应，优化了制造可行性和性能，包括4.8%的保持范围补偿，有效应对电源电压和温度漂移对VCO的影响。

Abstract

This paper presents a low-jitter charge-pump phase-locked loop (PLL) built in standard 90-nm CMOS for 1 to 10 Gb/s wireline SerDes transmitter clocking. The PLL employs a programmable dual-path loop ﬁlter with integral path and resistorless sample-reset proportional path that are indepen- dently controlled for ﬂexible setting of closed-loop bandwidth and peaking. Frequency is synthesized by a digitally calibrated LC-VCO achieving 45% calibration tuning range with inver- sion-mode nMOS varactors