← 返回 JSSC 论文列表JSSC 2006第8期Other0.25μm CMOS
An 860-Mbs 81587136 Low-Density Parity-Check Encoder
该论文提出了一种高效的(8158,7136)低密度奇偶校验编码器，采用生成多项式重构和部分乘积乘法等技术，实现了860Mb/s的高吞吐量。
860-Mb/s数据吞吐量，1492个触发器，21位前瞻方案
低密度奇偶校验码编码器CMOS高吞吐量生成多项式
▸生成多项式重构：通过重构生成多项式优化编码结构，显著减少硬件资源使用（仅需1492个触发器），相比传统两阶段编码器的8176个触发器，资源利用率提升82%。
▸部分乘积乘法：采用创新的部分乘积乘法技术，降低计算复杂度，支持860Mb/s的高吞吐量，适用于高速率（7/8）LDPC编码。
▸功能共享的奇偶校验寄存器：通过功能共享设计减少寄存器数量，同时结合21位前瞻可编程方案，平衡了时序和面积效率。
▸高效硬件实现：在0.25微米CMOS工艺中实现高密度集成，五层金属布线优化信号路径，提升整体编码速度与能效比。
Abstract
Low-density parity-check codes achieve coding per-
formance which approaches the Shannon limit. An (8158,7136)
encoder was implemented in a five-metal, 0.25-
m CMOS process.
Use of generator polynomial reconstruction, partial product mul-
tiplication and functional sharing in the parity register results
in a highly efficient design. Only 1492 flip-flops along with a
programmable 21-bit look-ahead scheme are used to achieve
an 860-Mb/s data throughput for this rate 7/8 LDPC code. A
comparable two-sta