← 返回 JSSC 论文列表JSSC 2006第9期Clocking & PLLs0.35μmDLL
A 120-MHz18-GHz CMOS DLL-Based Clock Generator for Dynamic Frequency Scaling
一款基于DLL的动态频率调节时钟发生器，频率范围120 MHz至1.8 GHz，快速锁定。
0.35μm CMOS, 0.07 mm², 6.6 ps峰峰值抖动@1.3 GHz
时钟发生器动态频率调节DLLCMOS低抖动
▸动态频率调节：采用DLL架构实现120 MHz至1.8 GHz的宽范围动态频率调节（Dynamic Frequency Scaling），通过编程控制实现实时频率切换，满足多场景功耗优化需求（系统创新）。
▸快速锁定（一个时钟周期）：提出新型锁定机制，当频率切换时仅需1个时钟周期即可完成锁定，相比传统PLL缩短了100倍以上的锁定时间（方法创新）。关键技术为同步编程位控制与DLL相位对齐。
▸继承DLL优势：结合DLL固有的低抖动特性（1.3 GHz下峰峰值抖动仅6.6 ps）与无累积相位误差优势，同时通过CMOS工艺实现0.07 mm²的小面积（电路创新）。
▸高频集成能力：在0.35μm CMOS工艺下实现1.8 GHz高频输出，突破传统DLL频率上限，通过优化延迟单元结构与噪声抑制技术达成（工艺创新）。
Abstract
A delay-locked loop (DLL)-based clock generator
for dynamic frequency scaling has been developed in a 0.35-
m
CMOS technology. The proposed clock generator can generate
clock signals ranging from 120 MHz to 1.8 GHz and change the
frequency dynamically in a short time. If the clock generator scales
its output frequency dynamically by programming with the same
last bit, it takes only one clock cycle to lock. In addition, the clock
generator inherits advantages of a DLL. The proposed DLL-based
clo