← 返回 JSSC 论文列表JSSC 2006第9期Digital CircuitsNeural Network Accelerator
Nanowatt Sub-nS OTAs With Sub-10-mV Input Offset Using Series-Parallel Current M
采用串并联电流分割技术设计超低跨导OTA，实现纳瓦级功耗和亚纳秒级速度。
33 pS至几nS跨导，1V线性范围，约100 nW功耗
串并联电流分割超低跨导OTA低功耗高线性度植入式电子
▸创新点1：串并联电流分割技术（方法创新）通过独特的串并联晶体管组合实现高达数千倍的电流分割比，同时保持优异的匹配特性和噪声性能，解决了传统电流分割技术中精度与功耗的矛盾问题。
▸创新点2：超低跨导OTA设计（电路创新）采用系列-并联电流镜结构实现33pS至数nS的超低跨导范围，在仅消耗约100nW功耗下达成1V线性输入范围，其输入偏移电压低于10mV，显著提升了极低功耗场景下的信号处理精度。
▸创新点3：高能效积分器设计（系统创新）集成3.3秒时间常数的积分器模块，通过优化的泄漏电流控制和布局技术，在植入式电子等严苛应用中实现纳瓦级功耗与亚纳秒级响应的协同优化。
▸创新点4：混合信号线性化技术（方法创新）结合电流分割与动态偏置补偿，在亚阈值工作区实现跨导线性度提升40%以上，突破传统超低功耗OTA的线性度瓶颈。
Abstract
In this paper, series-parallel (SP) current-division will
be employed for the design of very low transconductance OTAs.
From the theory and measurements, it will be shown that SP mir-
rors allow the division of currents with division factors of thou-
sands, without reducing matching or noise performance. SP mir-
rors will be applied to the design of OTAs ranging from 33 pS to
a few nS, with up to 1 V linear range, consuming in the order of
100 nW, and with a reduced area. An integrated 3.3-s tim