← 返回 JSSC 论文列表JSSC 2006第10期Digital Circuits0.25μm, 0.13μmNeural Network Accelerator
Design of Mixed-V oltage IO Buffer by Using NMOS-Blocking Technique
提出一种nMOS阻断技术，用于设计混合电压I/O缓冲器，解决栅氧可靠性问题。
0.25μm 2.5V CMOS, 0.13μm 1V CMOS
混合电压I/O缓冲器nMOS阻断栅氧可靠性CMOS工艺
▸创新点1：nMOS阻断技术（方法创新） - 提出了一种新型nMOS阻断技术，通过仅使用1.8V/2.5V器件即可实现高压输入兼容，有效解决了传统混合电压I/O缓冲器中存在的栅氧可靠性问题。
▸创新点2：多电压兼容性（电路创新） - 设计的I/O缓冲器可支持2.5V/5V和1V/3V等多种混合电压接口，在0.25μm和0.13μm CMOS工艺中分别验证了2×VDD和3×VDD的输入耐受能力。
▸创新点3：可扩展架构（系统创新） - 该技术可扩展至支持4×VDD、5×VDD甚至6×VDD的高压输入，其限制仅取决于CMOS工艺中PN结的击穿电压，展现了优异的电压 scalability。
▸创新点4：工艺适应性（工艺创新） - 在保持器件耐压性能的同时，成功实现了与先进CMOS工艺（如0.13μm节点）的兼容，为低电压纳米级工艺的高压接口提供了解决方案。
Abstract
An nMOS-blocking technique for mixed-voltage I/O
buffer realized with only 1
/86/68/68devices can receive 2
/86/68/68,
3
/86/68/68, and even 4
/86/68/68input signal without the gate-oxide
reliability issue is proposed. In this paper, the 2
/86/68/68input
tolerant mixed-voltage I/O buffer by using the nMOS-blocking
technique has been verified in a 0.25-
m 2.5-V CMOS process to
serve 2.5/5-V mixed-voltage interface. The 3
/86/68/68input tolerant
mixed-voltage I/O buffer by using the nMOS-bloc