JSSC 2006第11期Data Converters0.18μmPipeline ADC

A 14-bit 20-MSs Pipelined ADC With Digital Distortion Calibration

提出一种新型数字失真校准技术，应用于14位20MS/s流水线ADC，显著改善谐波抑制性能。

14-bit, 20MS/s, 71.6dB SNDR, 82.3dB SFDR, 33.7mW@2.8V

流水线ADC数字校准失真校准谐波抑制CMOS

▸创新点1：新型数字失真校准技术（方法创新）。该技术通过数字方式校正ADC中的失真，显著提升了系统的线性度，实现了15dB的三次谐波抑制提升，有效改善了信号质量。

▸创新点2：类似数字增益校准的参数获取方法（方法创新）。该方法借鉴了传统数字增益校准的思路，简化了参数获取过程，同时提高了校准的精度和效率，降低了硬件实现的复杂度。

▸创新点3：高性能14-bit 20-MS/s流水线ADC设计（系统创新）。该设计在0.18μm CMOS工艺下实现，功耗仅为33.7mW，同时达到了71.6dB的SNDR和82.3dB的SFDR，展现了优异的能效比和信号处理能力。

▸创新点4：低功耗与高精度的平衡（电路创新）。通过优化电路设计和校准技术，在保证14-bit高精度的同时，将功耗控制在33.7mW，适用于对功耗敏感的嵌入式应用场景。

Abstract

A new digital distortion calibration technique is demonstrated in a 14-bit 20-MS/s pipelined analog-to-digital converter (ADC). Calibration parameters are obtained in a way similar to conventional digital gain calibration. The prototype ADC has been fabricated in a 0.18- m CMOS process and con- sumes 33.7 mW at 2.8 V. Using the proposed calibration method, a 15-dB improvement of the third-order harmonic rejection is achieved. The measured SNDR and SFDR are 71.6 and 82.3 dB, respectively.