← 返回 JSSC 论文列表JSSC 2006第12期Power Management0.18μm CMOSCharge PumpPLL
A 05-GHz to 25-GHz PLL With Fully Differential Supply Regulated Tuning
本文介绍了一种适用于高缩放工艺的宽范围时钟生成PLL，采用全差分电源调节调谐方案。
0.5至2.5 GHz频率范围，2.4 GHz时功耗14 mA，抖动2.36 ps rms
PLL全差分电源调节电荷泵闪烁噪声时钟生成
▸创新点1：全差分电源调节调谐方案（电路创新）。该方案通过全差分结构有效抑制电源噪声，提升PLL在高度缩放工艺中的稳定性，显著降低抖动至2.36 ps rms。
▸创新点2：电荷泵使用电阻而非有源电流源（电路创新）。采用电阻定义泵电流，减少了电荷泵的闪烁噪声，提高了时钟信号的纯净度，适用于高频应用。
▸创新点3：减少电荷泵闪烁噪声（方法创新）。通过优化电荷泵设计，显著降低了低频噪声，提升了PLL在0.5至2.5 GHz宽频率范围内的性能。
▸创新点4：宽频率范围设计（系统创新）。该PLL在0.18μm CMOS工艺下实现了0.5至2.5 GHz的宽频率范围，适用于多种通信和计算应用，功耗仅为14 mA@1.8V。
Abstract
This paper describes a wide-range clock generation
phase-locked loop (PLL) incorporating several features that make
it suitable for integration in highly scaled processes. A fully dif-
ferential supply regulated tuning scheme is used to combat power
supply noise. The charge pump uses a resistor rather than an active
current source to define the pumping current in order to reduce
the charge pump flicker noise. Fabricated in a 0.18-
m CMOS
process, the PLL occupies 0.15 mm /50die area and achieves a