← 返回 JSSC 论文列表JSSC 2006第12期RF & Wireless0.13μmSAR ADCNeural Network Accelerator
A 6-bit 600-MSs 53-mW Asynchronous ADC in 013-22m CMOS
一款基于逐次逼近的异步ADC，实现600-MS/s高速6位转换，适用于RF子采样应用。
600 MS/s, 6-bit, 34 dB SNDR, 5.3 mW
异步ADC逐次逼近RF子采样时间交织非二进制算法
▸创新点1：异步处理技术避免高频时钟（方法创新）。通过异步逻辑设计替代传统同步时钟，消除了600MS/s采样率下对高频时钟的需求，降低了时钟分布网络的功耗和复杂性，同时实现了4GHz的输入带宽。
▸创新点2：非二进制逐次逼近算法加速转换（算法创新）。采用数字基数校准的非二进制电容阶梯结构，优化比较次数，将传统SAR ADC的线性搜索改进为对数搜索，提升转换速度至600MS/s，同时保持6位分辨率。
▸创新点3：时间交织技术提升采样率（系统架构创新）。通过双通道时间交织并行采样，在0.13μm CMOS工艺下实现单ADC两倍的采样率（600MS/s），仅增加0.12mm²面积开销，功耗控制在53mW。
▸创新点4：混合信号校准技术（电路创新）。集成数字辅助校准模块，动态补偿非理想电容失配，使SNDR达到34dB，显著优于同类未校准设计的典型性能（约28-30dB）。
Abstract
An asynchronous analog-to-digital converter (ADC)
based on successive approximation is used to provide a high-speed
(600-MS/s) and medium-resolution (6-bit) conversion. A high
input bandwidth (
4 GHz) was achieved which allows its use
in RF subsampling applications. By using asynchronous pro-
cessing techniques, it avoids clocks at higher than the sample rate
and speeds up a nonbinary successive approximation algorithm
utilizing a series nonbinary capacitive ladder with digital radix
calibration