← 返回 JSSC 论文列表JSSC 2006第12期Analog Circuits0.18μmOp-Amp
Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies
提出基于比较器的开关电容电路技术，用于先进CMOS工艺中的模拟混合信号设计。
0.18μm CMOS, 7.9MS/s, 8.6 ENOB, 2.5mW
比较器开关电容电路CMOS流水线ADC虚拟地
▸创新点1：采用比较器和电流源替代传统运放（方法创新）。通过消除传统运放的高增益要求，显著降低功耗（2.5 mW）和面积，适应纳米级CMOS工艺的电压缩放限制，同时保持8.6位ENOB的高精度性能。
▸创新点2：通过比较器动态检测虚拟地条件（电路创新）。利用比较器的快速响应特性替代运放的连续反馈机制，简化了电荷转移阶段的控制逻辑，在7.9-MS/s采样率下实现稳定工作，提升系统响应速度。
▸创新点3：提出1.5位/级流水线ADC架构（系统创新）。结合CBSC技术优化级间精度分配，在0.18μm CMOS工艺中实现10位分辨率，其3.8-MHz输入带宽下的有效位数（ENOB）达8.6位，验证了该技术在混合信号系统中的可扩展性。
▸创新点4：兼容性设计（工艺创新）。通过电流源配置和比较器阈值校准，解决纳米级CMOS工艺中器件失配问题，为后续更先进工艺（如FinFET）的移植提供技术路径。
Abstract
A comparator-based switched-capacitor circuit (CBSC) technique is presented for the design of analog and mixed-signal circuits in scaled CMOS technologies. The tech- nique involves replacing the operational amplifier in a standard switched-capacitor circuit with a comparator and a current source. During charge transfer, the comparator detects the virtual ground condition in place of the opamp which normally forces the virtual ground condition. A prototype 1.5-bit/stage 10-bit 7.9-MS/s pipeline ADC was designed using the comparator-based switched-capacitor technique. The prototype ADC was imple- mented in 0.18- m CMOS. It achieves an ENOB of 8.6 bits for a 3.8-MHz input signal and dissipates 2.5 mW.