← 返回 JSSC 论文列表JSSC 2007第1期Memory0.18μmSRAM
A 160K Gates/4.5 KB SRAM H.264 Video Decoder for HDTV Applications Chien-Chang Lin, Jia-Wei Chen, Hsiu-Cheng Chang, Yao-Chang Yang, Yi-Huan Ou Yang, Ming-Chih Tsai
低成本H.264/AVC视频解码器，适用于HDTV应用，支持1080p实时解码。
120 MHz, 320 mW, 1920x1088@30 Hz
H.264视频解码器HDTV低功耗CMOS
▸创新点1：算法优化 - 通过改进H.264/AVC解码算法，显著降低了计算复杂度，实现了在120MHz频率下实时解码HD1080视频（1920x1088@30Hz），同时保持高画质（方法创新）。
▸创新点2：架构优化 - 采用高效的并行处理架构，优化了数据流和控制逻辑，使得硬件复杂度仅为160K门电路，显著降低了芯片面积（系统创新）。
▸创新点3：低功耗设计 - 通过动态电压频率调整（DVFS）和时钟门控技术，将功耗控制在320mW，适用于便携式HDTV应用（电路创新）。
▸创新点4：内存优化 - 仅使用4.5KB本地SRAM，通过高效的内存管理策略减少了外部内存访问，进一步降低了功耗和延迟（系统创新）。
Abstract
In this paper, a low-cost H.264/A VC video decoder design is presented for high definition television (HDTV) applica- tions. Through optimization from algorithmic and architectural perspectives, the proposed design can achieve real-time H.264 video decoding on HD1080 video (1920 1088@30 Hz) when operating at 120 MHz with 320 mW power dissipation. Fabricated by using the TSMC one-poly six-metal 0.18 m CMOS technology, the proposed design occupies 2.9 2.9 mm /50silicon area with the hardware complexity of 160K gates and 4.5K bytes of local memory.