← 返回 JSSC 论文列表JSSC 2007第1期Memory65nm
A 65-nm Dual-Core Multithreaded Xeon® Processor With 16-MB L3 Cache
本文介绍了一款采用65nm工艺的双核64位Xeon MP处理器，具备16MB L3缓存和多线程技术。
65nm CMOS, 435mm² die, 1.328B transistors
双核处理器多线程L3缓存65nm工艺漏电降低
▸创新点1：双核多线程架构（方法创新） - 该处理器采用双核设计，每个核心支持两个线程，显著提高了多任务处理能力和并行计算效率，适用于高负载服务器应用。
▸创新点2：16MB共享L3缓存（系统创新） - 通过16-way组相联的16MB L3缓存设计，优化了数据访问延迟和带宽利用率，尤其适合多核环境下的数据共享需求。
▸创新点3：长沟道晶体管技术（电路创新） - 在核心和非核心控制逻辑中使用长沟道晶体管，有效降低了亚阈值漏电流，减少了静态功耗，提升了能效比。
▸创新点4：多电压与时钟域设计（系统创新） - 采用多电压和时钟域技术，动态调整不同模块的供电电压和时钟频率，进一步优化了整体功耗表现，同时保持高性能。
Abstract
This paper describes a dual-core 64-b Xeon MP pro- cessor implemented in a 65-nm eight-metal process. The 435-mm/50 die has 1.328-B transistors. Each core has two threads and a uni- fied 1-MB L2 cache. The 16-MB shared, 16-way set-associative L3 cache implements both sleep and shut-off leakage reduction modes. Long channel transistors are used to reduce subthreshold leakage in cores and uncore (all portions of the die that are outside the cores) control logic. Multiple voltage and clock domains are em- ployed to reduce power.