← 返回 JSSC 论文列表JSSC 2007第1期Power Management90nmDRAMNeural Network Accelerator
High V oltage Tolerant Linear Regulator With Fast Digital Control for Biasing of Integrated DC-DC Converters
提出一种高压耐受线性稳压器，通过快速数字控制满足瞬态电流需求。
90nm CMOS, 2.4V输入, 1.2V输出, 1A额定电流, 288ps响应时间, 97.5%电流效率
高压耐受线性稳压器快速数字控制瞬态电流电流效率
▸创新点1：高压耐受线性稳压器（电路创新） - 采用堆叠驱动器和桥接晶体管技术，使线性稳压器能够承受高达2.4V的输入电压，相比传统CMOS工艺的2V限制实现了电压翻倍，显著提升了电源适应性。
▸创新点2：快速数字控制（系统创新） - 通过高速数字控制环路实现288ps的响应时间，动态调节输出电流以满足DC-DC转换器的瞬态需求，无需依赖片外去耦电容，提升了系统集成度。
▸创新点3：高电流效率设计（方法创新） - 优化数字控制算法和晶体管偏置策略，在1A输出电流下实现97.5%的电流效率，速度-功率品质因数（FOM）较前人工作提升2.84倍。
▸创新点4：全集成小型化（系统创新） - 在90nm CMOS工艺中实现0.03mm²的芯片面积，通过创新的布局和晶体管堆叠技术，解决了高压与高集成度的矛盾。
Abstract
Integrated DC-DC converters switching above 100 MHz dramatically reduce the footprint of the inductors and capacitors while improving droop response. Unfortunately, such converters utilize advanced digital CMOS processes with the maximum input voltage below 2 V. We propose a fully integrated linear regulator that enables doubling of the converter input voltage by properly biasing stacked drivers and bridge transistors. By implementing fast digital control the linear regulator meets the transient current demand of the converter without resorting to off-chip decoupling capacitors. In a 90 nm CMOS process, the 2.4 V input, 1.2 V output, linear regulator occupies 0.03 mm /50for a 1 A rating. A 288 ps response time and 97.5% current efficiency result in a 2.84 improvement in speed–power figure of merit over previous work.