← 返回 JSSC 论文列表JSSC 2007第2期Data Converters0.18μm CMOS
A 6-bit 800-MS/s Pipelined A/D Converter With Open-Loop Amplifiers
一款6位800MS/s流水线ADC，采用开环放大器，实现33.7dB SNDR和47.5dB SFDR。
6-bit, 800MS/s, 33.7dB SNDR, 47.5dB SFDR, 105mW, 1.8V
流水线ADC开环放大器高速低功耗增益控制
▸创新点1：电压模式开环放大器（方法创新） - 采用电压模式开环放大器替代传统闭环结构，显著提升转换速度至800-MS/s，同时降低功耗，解决了高速高精度ADC中速度与功耗的权衡问题。
▸创新点2：全局增益控制技术（电路创新） - 通过全局增益控制技术动态调整各级增益，有效补偿工艺偏差和温度变化，实现稳定的33.7 dB SNDR和47.5 dB SFDR性能。
▸创新点3：双bank交错架构（系统创新） - 设计两路并行处理的bank交错架构，将采样率提升至800-MS/s，同时保持0.5 mm²的小面积，优化了吞吐量与面积的比值。
▸创新点4：0.18-μm CMOS工艺集成（工艺创新） - 在0.18-μm CMOS工艺下实现105 mW低功耗与高集成度，验证了开环放大器在高频场景下的可行性，为低成本量产提供可能。
Abstract
A 6-bit 800-MS/s pipelined A/D converter (ADC)
achieves SNDR and SFDR of 33.7 dB and 47.5 dB, respectively.
Employing voltage-mode open-loop amplifiers in gain stages,
global gain control techniques, and two-bank-interleaved archi-
tecture, the proposed pipelined A/D converter relaxes stringent
design tradeoffs between speed and power. Fabricated in a
0.18-
m CMOS technology, the ADC consumes 105 mW from a
1.8-V power supply while the active area is only 0.5 mm/50.