← 返回 JSSC 论文列表JSSC 2007第4期RF & Wireless90nmEqualizer
A 5-mW 6-Gb/s Quarter-Rate Sampling Receiver With a 2-Tap DFE Using
采用90nm CMOS技术的6Gb/s低功耗采样接收器，集成2抽头DFE和软判决技术
6Gb/s, 4.08mA@1.0V, BER<10^-12
采样接收器决策反馈均衡器软判决低功耗CMOS
▸创新点1：模拟采样与软判决技术（方法创新） - 通过引入模拟采样和软判决技术，有效缓解了DFE反馈路径的时序关键性问题，降低了系统功耗，同时实现了6 Gb/s的高速率传输，误码率低于10^-12。
▸创新点2：优化的时序关键路径（电路创新） - 通过缩短DFE的时序关键路径，显著提升了系统的时序性能，使得在90-nm CMOS工艺下能够实现5-mW的低功耗设计，同时支持6-Gbs的高数据速率。
▸创新点3：低功耗设计（系统创新） - 采用1.0-V电源供电，整体功耗仅为4.08 mA，通过优化电路结构和反馈路径，实现了高效的功耗管理，适用于低功耗I/O链路应用。
▸创新点4：高性能误码率控制（性能创新） - 在6.2-dB衰减的信道条件下，仍能保持误码率低于测量极限10^-12，展示了其在恶劣信道环境下的高可靠性和稳定性。
Abstract
A quarter-rate sampling receiver with a 2-tap deci- sion feedback equalizer (DFE) is implemented in 90-nm CMOS technology for low-power I/O links. An analog sampling and soft- decision technique is introduced to relax the timing critical feed- back path of the DFE. The shortened critical path enables better power performance. Error rates are below the measurement capa- bility of 10 /49/50with 2/51/49 1 PRBS at 6 Gb/s, with an 80-mV differ- ential launch amplitude through a channel with 6.2-dB attenuation at 3 GHz. The receiver draws 4.08 mA from a 1.0-V supply.