← 返回 JSSC 论文列表JSSC 2007第4期Memory65nmSRAM
The 65-nm 16-MB Shared On-Die L3 Cache for the Dual-Core Intel Xeon Processor 7100 Series
双核Intel Xeon处理器7100系列的16MB共享L3缓存采用65nm工艺，实现低功耗设计。
16-way set associative, 16-MB, 0.624 m/50cell
L3缓存低功耗睡眠晶体管动态缓存行禁用Intel Xeon
▸创新点1：睡眠晶体管技术显著降低漏电（方法创新）。通过在多核处理器的L3缓存中集成睡眠晶体管，实现了SRAM阵列和外围电路的动态功耗管理，使缓存漏电减少超过2倍，同时仅需0.8%的缓存区域供电即可完成访问操作。
▸创新点2：动态缓存行禁用技术（Intel Cache Safe Technology，系统创新）。该技术结合历史缓冲区，能够实时检测并隔离潜在缺陷和早期失效的缓存行，从而提升缓存的可靠性和长期稳定性，适用于高密度65nm工艺下的多核处理器。
▸创新点3：16路组相联架构优化（电路创新）。采用16MB容量的16路组相联设计，在65nm 8层金属工艺下实现高缓存命中率和低延迟，支持双核Xeon处理器的并行数据访问需求，平衡了面积与性能。
▸创新点4：局部供电策略（方法创新）。通过仅对访问涉及的0.8%缓存区域供电，大幅降低动态功耗，解决了大容量缓存（16MB）的能耗问题，适用于服务器级处理器的能效优化。
Abstract
The 16-way set associative, single-ported 16-MB cache for the Dual-Core Intel Xeon Processor 7100 Series uses a 0.624 m/50cell in a 65-nm 8-metal technology. Low power tech- niques are implemented in the L3 cache to minimize both leakage and dynamic power. Sleep transistors are used in the SRAM array and peripherals, reducing the cache leakage by more than 2X. Only 0.8% of the cache is powered up for a cache access. Dynamic cache line disable (Intel Cache Safe Technology) with a history buffer protects the cache from latent defects and infant mortality failures.