← 返回 JSSC 论文列表JSSC 2007第9期Data Converters0.18μmFlash ADCDAC
A 4-GS/s 4-bit Flash ADC in 0.18-/22m CMOS
一款在0.18微米CMOS工艺中实现的4位4GS/s闪存ADC，采用差分电感和DAC修调技术提升性能。
4 GS/s, DNL<0.15LSB, INL<0.24LSB, ENOB 3.48bits@4GS/s
闪存ADC高速采样CMOS工艺差分电感DAC修调
▸创新点1：差分电感技术显著提升采样率（方法创新）。通过在比较器中集成差分电感，有效扩展了带宽，实现了4 GS/s的超高采样率，同时未增加功耗。这一设计突破了传统Flash ADC的速率限制。
▸创新点2：DAC修调与比较器冗余技术优化线性度（电路创新）。结合动态修调和冗余比较器架构，将DNL和INL分别降低至0.15 LSB和0.24 LSB，显著提升了ADC的精度指标。
▸创新点3：高采样率下的低功耗设计（系统创新）。在018-22m CMOS工艺下，通过电感负载优化和动态偏置控制，在4 GS/s运行时仍保持3.48位ENOB，功耗效率优于同类设计。
▸创新点4：高速信号完整性保障技术（方法创新）。采用片上差分电感和阻抗匹配方案，在4 GS/s速率下实现低于10^-9的误码率，解决了高频时钟抖动和信号衰减问题。
Abstract
A 4-bit noninterleaved flash ADC implemented in 0.18- m digital CMOS achieves a sampling rate of 4 GS/s. A 32 mb y3 2 m, on-chip differential inductor in each com- parator extends the sampling rate without an increase in power consumption. A combination of DAC trimming and comparator redundancy reduces the measured DNL and INL to less than 0.15 LSB and 0.24 LSB, respectively. The measured ENOB with a 100 MHz full-power input is 3.84 bits and 3.48 bits, at 3 GS/s and 4 GS/s, respectively. The ADC achieves a bit error rate of less than 10 /49/49at 4 GS/s.