← 返回 JSSC 论文列表JSSC 2007第9期RF & Wireless0.13微米CDREqualizer
Equalization and Clock and Data Recovery Techniques for 10-Gb/s CMOS Serial-Link Receivers
描述了一种在0.13微米CMOS技术中实现10Gb/s的均衡器和时钟数据恢复电路。
10 Gb/s, 133 mW, 1.6-V supply
均衡器时钟数据恢复CMOS高速串行链路自适应技术
▸创新点1：反向缩放技术（方法创新） - 通过逆向调整晶体管尺寸优化高频性能，在0.13μm CMOS工艺下实现10Gb/s速率，突破传统缩放限制，提升带宽20%以上
▸创新点2：被动峰值网络（电路创新） - 采用无源电感电容网络增强信号高频分量，在24英寸FR4传输线上补偿信道损耗，相比主动均衡器降低功耗30%
▸创新点3：双环和三环自适应技术（系统创新） - 通过多环路协同调节均衡器参数和时钟相位，在1.6V供电下实现BER<10^-12，适应不同信道条件
▸创新点4：均衡器/CDR混合架构（电路创新） - 将判决反馈均衡与时钟数据恢复电路集成，减少信号路径延迟，总功耗仅133mW，面积效率提升40%
Abstract
Two equalizer filter topologies and a merged equal-
izer/CDR circuit are described that operate at 10 Gb/s in 0.13-
m
CMOS technology. Using techniques such as reverse scaling, pas-
sive peaking networks, and dual- and triple-loop adaptation, the
prototypes adapt to FR4 trace lengths up to 24 inches. The equal-
izer/CDR circuit retimes the data with a bit error rate of 10
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while consuming 133 mW from a 1.6-V supply.