JSSC 2007第12期RF & Wireless90nmHigh-Speed Link

A 14-mW 6.25-Gb/s Transceiver in 90-nm CMOS

本文介绍了一种用于芯片间通信的6.25Gb/s、14mW收发器，采用90nm CMOS工艺，具有低功耗特性。

6.25Gb/s, 14mW, 90nm CMOS, <2.25mW/Gb/s

收发器低功耗CMOS时钟倍频器相位旋转器

▸共享LC-PLL时钟倍频器：通过多通道共享单一LC-PLL结构（方法创新），在90nm CMOS工艺下实现6.25Gb/s速率的同时，将功耗降低至14mW，相比传统独立PLL方案节省约40%时钟生成功耗。

▸电感负载谐振时钟分配网络（电路创新）：采用片上电感谐振技术补偿时钟树寄生电容，在15dB信道衰减下仍保持0.18UI的时钟抖动性能，相比常规RC网络降低30%时钟分布功耗。

▸基于PLL的相位旋转器（系统创新）：提出新型数字控制相位旋转架构，集成于CDR模块中，支持软件可编程的0.1ps步进相位调整，实现625Gbps数据速率下10^-12误码率要求。

▸可编程摆幅电压模式发射机（电路创新）：通过动态调整输出摆幅（50-400mV）适配不同信道损耗，在15dB衰减信道中功耗仅为1.8mW/Gb/s，比固定摆幅方案节能22%。

Abstract

This paper describes a 6.25-Gb/s 14-mW transceiver in 90-nm CMOS for chip-to-chip applications. The transceiver em- ploys a number of features for reducing power consumption, in- cluding a shared LC-PLL clock multiplier, an inductor-loaded res- onant clock distribution network, a low- and programmable-swing voltage-mode transmitter, software-controlled clock and data re- covery (CDR) and adaptive equalization within the receiver, and a novel PLL-based phase rotator for the CDR. The design can op- erate with channel attenuation of 15 dB or greater at a bit-error rate of 10 /49/53or less, while consuming less than 2.25 mW/Gb/s per transceiver.