JSSC 2007第12期Data Converters90nmNeural Network Accelerator

A 40–44 Gb/s 3 Oversampling CMOS CDR/1:16 DEMUX

一款低成本90nm CMOS工艺的40-44 Gb/s CDR和1:16解复用器，功耗910mW。

40-44 Gb/s, 910 mW

CMOSCDR解复用器相位跟踪盲采样

▸创新点1：四分之一速率混合相位跟踪/3倍盲采样架构（方法创新）。该架构结合相位跟踪与盲采样技术，显著提升抖动容忍度至ITU-T G.8251标准，同时降低对高功耗CML电路的依赖，实测功耗仅910mW。

▸创新点2：24相分布式VCO采样（电路创新）。采用多相位分布式VCO生成24个采样时钟，实现40-44Gb/s数据的高精度采样，覆盖16UI范围，支持48路解复用样本的同步处理。

▸创新点3：无参考时钟频率捕获（系统创新）。通过数字CDR算法直接从数据流中恢复2.5GHz时钟，省去外部参考时钟模块，简化系统设计并降低成本。

▸创新点4：1:16解复用器集成（电路创新）。在90nm CMOS工艺中实现高集成度，将CDR与1:16解复用器单片集成，支持BER<10^-12的误码率性能，并通过片内/外BERT验证。

Abstract

A CMOS CDR and 1:16 demux fabricated in a low-cost 90 nm bulk CMOS process operates at 40–44 Gb/s and dissipates 910 mW. A quarter-rate hybrid phase-tracking/3 blind-oversampling architecture is used to improve jitter toler- ance, reduce the need for high-power CML circuits, and enable frequency acquisition without a reference clock. Input data are sampled using a 24-phase distributed VCO, and a digital CDR recovers 16 bits and a 2.5 GHz clock from 48 demultiplexed samples spanning 16 UI. Conformance to the ITU-T G.8251 jitter tolerance mask (BER /49/48 /49/50with a 2 /51/49 1 PRBS source) is demonstrated using both an on-chip and an external BERT.