← 返回 JSSC 论文列表JSSC 2007第12期Clocking & PLLs0.18 μmPLL
A Wide-Bandwidth 2.4 GHz ISM Band Fractional-/78 PLL With Adaptive Phase
提出一种快速自适应的相位噪声消除技术，应用于2.4 GHz ISM频段的CMOS PLL IC。
730 kHz带宽, 12 MHz参考频率, 101 dBc/Hz@100 kHz, 124 dBc/Hz@3 MHz, 35 μs最差稳定时间
自适应校准相位噪声消除CMOS PLLISM频段动态电荷泵
▸创新点1：自适应相位噪声消除技术（方法创新）。该技术通过快速自适应校准，显著降低了相位噪声，使1/6分数PLL在低参考频率下实用化，最差情况下100 kHz和3 MHz偏移处的相位噪声分别为-101 dBc/Hz和-124 dBc/Hz，且自适应校准的最差建立时间仅为35 μs。
▸创新点2：动态电荷泵偏置技术（电路创新）。该技术通过动态调整电荷泵的偏置电流，有效降低了功耗，同时保持了PLL的性能稳定性，提高了系统的能效比。
▸创新点3：片上环路滤波器（系统创新）。该滤波器集成在芯片内部，减少了外部元件的需求，简化了系统设计，同时优化了PLL的带宽和相位噪声性能，实现了730 kHz的带宽。
▸创新点4：快速自适应校准技术（方法创新）。该技术显著缩短了PLL的建立时间，提高了系统的响应速度，适用于需要快速频率切换的无线通信系统。
Abstract
A fast-settling adaptive calibration technique is pre- sented that makes phase noise cancelling /1/6 fractional- PLLs practical for the low reference frequencies commonly used in wire- less communication systems. The technique is demonstrated as an enabling component of a 2.4 GHz ISM band CMOS PLL IC with a 730 kHz bandwidth, a 12 MHz reference, and an on-chip loop filter. In addition to the adaptive calibration technique, the IC incorpo- rates a dynamic charge pump biasing technique to reduce power dissipation. The worst-case phase noise of the IC is 101 dBc/Hz and 124 dBc/Hz at 100 kHz and 3 MHz offsets, respectively, and the adaptive phase noise cancellation technique has a worst-case settling time of 35 s. The IC is implemented in 0.18 m CMOS technology. It measures 2.2 2.2 mm/50, and its core circuitry con- sumes 20.9 mA from a 1.8 V supply.