← 返回 JSSC 论文列表JSSC 2007第12期RF & Wireless0.13-μmPLL
Heterodyne Phase Locking: A Technique for High-Speed
提出了一种基于混频器级联的锁相环技术，实现高频整数或分数分频。
64 GHz to 70 GHz, 6 mW, 1.2-V supply
锁相环混频器高频分频CMOS非理想效应
▸创新点1：混频器级联锁相环（方法创新） - 提出了一种新颖的混频器级联结构，通过级联混频器实现高频信号的相位锁定，显著提高了频率分频的灵活性和精度，支持整数和分数分频比。
▸创新点2：高频分频技术（电路创新） - 设计了一种适用于高频范围（64 GHz至70 GHz）的分频电路，采用0.13微米CMOS工艺实现，功耗仅为6 mW，展示了高频分频的高效性和低功耗特性。
▸创新点3：非理想效应分析（系统创新） - 深入分析了混频器的非理想效应，如杂散响应和噪声，提出了优化方案，有效提升了系统的稳定性和抗干扰能力。
▸创新点4：低功耗高性能（性能创新） - 在1.2V电源电压下，实现了64 GHz至70 GHz的高频分频，功耗仅为6 mW，展示了该技术在低功耗和高性能方面的显著优势。
Abstract
A phase-locked loop incorporating a cascade of
mixers can provide integer or fractional divide ratios at high
frequencies. The circuit topology and its variants are presented,
and their advantages over static, dynamic, and injection-locked
dividers are described. The effect of nonidealities such as the
spurious response and noise of the mixers is also analyzed. A
divide-by-two prototype realized in 0.13-
m CMOS technology
operates from 64 GHz to 70 GHz while consuming 6 mW from a
1.2-V supply.