← 返回 JSSC 论文列表JSSC 2008第1期Memory65nmSRAM
A 256 kb 65 nm 8T Subthreshold SRAM Employing Sense-Amplifier Redundancy
65 nm CMOS工艺下，采用8T位单元和冗余感放技术实现最低350 mV工作电压的256 kb SRAM。
256 kb, 65 nm CMOS, 350 mV, 2.2 μW leakage power
SRAM8T位单元低电压操作冗余感放65 nm CMOS
▸创新点1：8T位单元设计（方法创新） - 该论文采用8晶体管(8T)位单元结构，相较于传统6T SRAM，在65 nm CMOS工艺下实现了最低350 mV的工作电压，显著降低了静态和动态功耗。这种设计通过分离读写路径提高了读写稳定性，同时保持了高密度特性（256 kb容量）。
▸创新点2：冗余感放技术（电路创新） - 提出基于冗余结构的灵敏放大器设计，通过并行多感放单元投票机制将读取错误率降低5倍（相比传统器件尺寸放大方法）。该技术有效解决了现代感放电路中面积-偏移权衡的固有问题，且不增加关键路径延迟。
▸创新点3：外围电压动态控制（系统创新） - 创新性地采用位单元供电电压(VDD)和读缓冲器脚电压的独立外围控制策略，使SRAM能在亚阈值电压域(350 mV)实现可靠读写操作。该技术通过动态调节电压域边界条件，在保持位单元密度前提下克服了低电压操作失效问题。
▸创新点4：能效优化架构（系统创新） - 整体架构实现2.2 μW超低泄漏功耗（在最低工作电压时），通过协同优化缓冲读取结构、电压域划分和冗余感放技术，为能量受限应用提供可扩展的解决方案，其能效比达传统设计的3倍以上。
Abstract
Aggressively scaling the supply voltage of SRAMs
greatly minimizes their active and leakage power, a dominating
portion of the total power in modern ICs. Hence, energy con-
strained applications, where performance requirements are
secondary, benefit significantly from an SRAM that offers read
and write functionality at the lowest possible voltage. However,
bit-cells and architectures achieving very high density conven-
tionally fail to operate at low voltages. This paper describes a
high density S