← 返回 JSSC 论文列表JSSC 2008第1期Memory65nmSRAM
A 65 nm Embedded SRAM With Wafer Level Burn-In Mode Leak-Bit Redundancy and Cu E
提出了一种65纳米嵌入式SRAM技术，采用晶圆级老化模式、漏电位冗余和铜E-trim熔丝修复，以提高良品率。
65 nm LSTP技术, 16 Mb SRAM, 1.2 V核心晶体管
晶圆级老化漏电位冗余铜E-trim熔丝嵌入式SRAM65纳米工艺
▸创新点1：晶圆级老化模式(WLBI) - 该方法创新性地实现了6T-SRAM的同时写入操作，显著提高了老化测试效率，且无面积开销，仅带来50 ps的速度延迟，适用于大规模生产中的良品率提升。
▸创新点2：漏电位冗余技术 - 该电路创新通过引入漏电位冗余机制，有效降低了裸片的早期失效概率，改善了待机电流分布，面积开销小于2%，显著提升了SRAM的可靠性和稳定性。
▸创新点3：铜E-trim熔丝修复 - 该技术创新采用铜E-trim熔丝，无需额外的晶圆工艺步骤，适用于45 nm以下先进工艺，仅使用1.2 V核心晶体管，实现了6 μm²的小尺寸熔丝电路，显著提升了修复效率和面积利用率。
▸创新点4：熔丝电路优化设计 - 该电路创新将修剪晶体管置于熔丝下方，避免了修剪位置周围的裂纹问题，进一步提升了熔丝电路的可靠性和稳定性，适用于高密度集成电路设计。
Abstract
We propose a wafer level burn-in (WLBI) mode,
a leak-bit redundancy and a small, highly reliable Cu E-trim
fuse repair for an embedded 6T-SRAM to achieve a known good
die (KGD) SoC. We fabricated a 16 Mb SRAM with these tech-
niques using 65 nm LSTP technology, and confirmed the efficient
operations of these techniques. The WLBI mode enables simul-
taneous write operation for 6T-SRAM, and has no area penalty
and a speed penalty of only 50 ps. The leak-bit redundancy for
6T-SRAM can reduce the infa