← 返回 JSSC 论文列表JSSC 2008第1期Clocking & PLLs65nmDelta-Sigma ADCPLL
A Wide Power Supply Range Wide Tuning Range All Static CMOS All Digital PLL in 6
65nm CMOS SOI工艺的全静态ADPLL，支持宽电源和调谐范围，功耗低至1.6mW/GHz。
500MHz-8GHz锁频范围@1.3V, 90MHz-1.2GHz@0.5V, 0.7ps RMS抖动@4GHz
全数字锁相环宽电源范围低功耗CMOS SOIΔΣ调制器
▸创新点1：全静态CMOS ADPLL设计（电路创新）。采用全静态CMOS结构，避免了传统动态逻辑的电荷泄漏问题，在65 nm SOI工艺下实现500 MHz至8 GHz的宽锁定范围，且在0.5 V低电压下仍能工作（90 MHz-1.2 GHz），显著提升电源电压适应性。
▸创新点2：可编程PID环路滤波器（系统创新）。通过数字方式动态配置比例、积分、微分参数，支持灵活环路带宽调整，优化瞬态响应与稳定性，实测4 GHz输出时钟的长期抖动仅6 ps rms，相位噪声达-112 dBc/Hz@10 MHz偏移。
▸创新点3：三阶ΔΣ调制器（方法创新）。采用高阶噪声整形技术降低量化噪声，结合768步可编程DCO（基于三级静态反相器环形振荡器），实现高分辨率频率合成，周期抖动低至0.7 ps rms。
▸创新点4：宽电压/温度鲁棒性（系统创新）。在1.3V至0.5V电源电压和-25°C至100°C范围内保持功能，功耗仅1.6-8 mW/GHz，面积200μm×150μm，集成度高。
Abstract
An all static CMOS ADPLL fabricated in 65 nm
digital CMOS SOI technology has a fully programmable propor-
tional-integral-differential (PID) loop filter and features a third
order delta sigma modulator. The DCO is a three stage, static in-
verter based ring oscillator programmable in 768 frequency steps.
The ADPLL lock range is 500 MHz to 8 GHz at 1.3 V and 25
C,
and 90 MHz to 1.2 GHz at 0.5 V and 100
C. The IC dissipates
8 mW/GHz at 1.2 V and 1.6 mW/GHz at 0.5 V. The synthesized
4 GHz clock has