← 返回 JSSC 论文列表JSSC 2008第1期Digital Circuits65nm
Implementation of an 8-Core 64-Thread Power-Efficient SPARC Server on a Chip Umes
Sun Microsystems的Niagara2处理器采用多线程架构，提升性能与能效比。
1.4 GHz, 1.1 V, 84 W
多线程能效比SPARC加密以太网
▸创新点1：8核64线程设计（系统创新）。通过每个SPARC核心支持8个线程并发执行，显著提升了多线程任务的吞吐量，实现了高性能与低功耗的平衡，适用于高并发服务器应用。
▸创新点2：集成10Gb以太网端口（系统创新）。芯片内置两个10Gb以太网端口，支持高速网络通信，减少了外部接口的需求，提高了系统集成度和数据传输效率。
▸创新点3：高级加密单元（电路创新）。每个SPARC核心配备高性能加密单元，支持10Gb以太网端口的全速加密，确保了数据传输的安全性，同时满足高性能计算需求。
▸创新点4：4MB Level2缓存设计（电路创新）。通过大容量二级缓存优化数据访问效率，减少内存延迟，提升了整体系统性能，特别是在多线程和高并发场景下表现尤为突出。
Abstract
The second in the Niagara series of processors
(Niagara2) from Sun Microsystems is based on the power-ef-
ficient chip multi-threading (CMT) architecture optimized for
Space, Watts (Power), and Performance (SWaP) [SWap Rating
/61 Performance
/40Space
Power/41]. It doubles the throughput
performance and performance/watt, and provides
10
im-
provement in floating point throughput performance as compared
to UltraSPARC T1 (Niagara1). There are two 10 Gb Ethernet
ports on chip. Niagara2 has eight S