← 返回 JSSC 论文列表JSSC 2008第3期Other90nm
An LDPC Decoder Chip Based on Self-Routing Network for IEEE 80216e Applications
基于自路由网络的LDPC解码器芯片，符合IEEE 802.16e标准，提升解码吞吐量。
90nm CMOS, 1.0V, 105Mb/s@150MHz, 186mW
LDPC解码器IEEE 802.16e自路由网络相位重叠吞吐量
▸创新点1：相位重叠消息传递方案（方法创新） - 通过将奇偶校验矩阵分解为零矩阵或循环移位子矩阵，采用相位重叠的消息传递机制即时更新消息，显著提升解码吞吐量。该方案在150 MHz频率下实现105 Mb/s的解码速率，优化了传统LDPC解码器的时序效率。
▸创新点2：自路由开关网络合并19种子矩阵（系统创新） - 提出单一移位器置换结构的自路由开关网络，支持IEEE 802.16e标准中19种不同子矩阵尺寸的无冲突并行消息路由。这一设计解决了多标准兼容性问题，同时减少硬件复杂度，芯片在109 MHz频率下仅消耗186 mW功耗。
▸创新点3：单移位器置换结构（电路创新） - 采用基于移位器的精简置换架构替代传统多路复用器方案，降低布线拥塞并提升面积效率。该结构在90 nm CMOS工艺中实现，支持高并行度运算，为低功耗解码器芯片提供关键硬件基础。
▸创新点4：能效优化（性能创新） - 通过迭代次数与频率的协同优化（20次迭代/150 MHz），在1.0 V供电下达成吞吐量与功耗的平衡，满足IEEE 802.16e最高数据率要求，实测能效比优于同类设计。
Abstract
An LDPC decoder chip fully compliant to IEEE
802.16e applications is presented. Since the parity check ma-
trix can be decomposed into sub-matrices which are either a
zero-matrix or a cyclic shifted matrix, a phase-overlapping
message passing scheme is applied to update messages immedi-
ately, leading to enhance decoding throughput. With only one
shifter-based permutation structure, a self-routing switch network
is proposed to merge 19 different sub-matrix sizes as defined in
IEEE 802.16e and ena