JSSC 2008第4期Power Management0.13μmTDCDLL

A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Ti

提出一种基于数字MDLL的时钟倍频器，采用新型TDC和双采样技术实现亚皮秒级抖动性能。

928 fs rms抖动, 50MHz至1.6GHz倍频, 5.1mW功耗

MDLL时钟倍频器时间数字转换器抖动抑制数字锁相环

▸创新点1：基于GRO的TDC结构（方法创新）。该论文提出了一种新型的基于门控环形振荡器(GRO)的时间数字转换器(TDC)结构，该结构通过自扰码技术和一阶噪声整形技术有效降低了量化噪声，显著提高了时间测量精度，实现了928 fs的均方根抖动性能。

▸创新点2：相关双采样技术降低确定性抖动（电路创新）。采用相关双采样技术有效抑制了确定性抖动，通过数字方法减少了传统模拟电路中常见的失配和偏移问题，提高了系统的稳定性和可靠性，核心功耗仅为5.1 mW。

▸创新点3：数字方法减少对失配和偏移的敏感度（系统创新）。通过高度数字化的MDLL架构，显著降低了对调谐电路中失配和偏移的敏感度，实现了亚皮秒级的抖动性能，同时保持了0.06 mm²的小面积和低功耗特性。

▸创新点4：混合信号集成技术（工艺创新）。该设计在0.13微米工艺下集成了两个集成电路，结合FPGA板和离散DAC，实现了高性能的时钟倍频器，展示了混合信号系统设计的优越性。

Abstract

This paper presents a mostly digital multiplying delay-locked loop (MDLL) architecture that leverages a new time-to-digital converter (TDC) and a correlated double-sampling technique to achieve subpicosecond jitter performance. The key beneﬁt of the proposed structure is that it provides a highly digital technique to reduce deterministic jitter in the MDLL output with low sensitivity to mismatch and offset in the associated tuning cir- cuits. The TDC structure, which is based on a gated ring osc