JSSC 2008第4期Memory65nmSRAM

A Sub-600-mV Fluctuation Tolerant 65-nm CMOS SRAM Array With Dynamic Cell Biasi

提出一种动态偏置技术，提升65nm CMOS SRAM阵列的抗波动能力。

65nm CMOS, 0.54V/0.38V/0.50V, 10%-12%面积开销

CMOS SRAM动态偏置波动容忍65nm漏电流

▸创新点1：动态单元偏置技术（方法创新） - 通过动态调整SRAM单元的终端电压，显著提升单元对随机波动的免疫力，降低工作电压至0.54V（单电源）和0.38V/0.50V（双电源），同时减少漏电流50%以上。

▸创新点2：读写不对称设计（电路创新） - 利用读写操作的不对称性优化单元偏置电压，使SRAM在低电压下仍能保持稳定的读写性能，性能损失仅5%。

▸创新点3：低功耗与面积优化（系统创新） - 在65nm PDSOI CMOS工艺下实现9kb SRAM阵列，面积开销仅10%-12%，同时显著降低功耗和漏电流。

▸创新点4：ABIST集成（测试创新） - 集成内置自测试（ABIST）功能，便于在低电压条件下验证SRAM的可靠性和波动容忍能力。

Abstract

Fluctuation limitations on scaling CMOS SRAM cell transistor dimensions and operating voltages are demonstrated by measuring local stochastic distributions of 65-nm PDSOI CMOS SRAM cell storage node voltages during Read, Write, and Reten- tion modes of operation. These measurements reveal insights into terminal voltage dependencies of cell margin distributions—obser- vations that are engaged to increase cell immunity to random /86/84 ﬂuctuations by several orders of magnitude by biasing the cell