← 返回 JSSC 论文列表JSSC 2008第4期Clocking & PLLs0.13μm
Resonant-Clock Latch-Based Design
提出新型谐振时钟锁存器设计方法，显著降低时钟网络功耗。
0.13μm CMOS, 1.03GHz/1.01GHz, 132mW/124mW
谐振时钟低功耗VLSI数字信号处理FIR滤波器
▸创新点1：谐振时钟锁存器设计方法（RCL） - 提出了一种基于谐振时钟的新型锁存器设计方法，通过利用电感与时钟分布网络寄生电容的谐振，显著降低时钟功耗（RF1降低76%，RF2降低84%），属于电路级创新。
▸创新点2：单相时钟方案（RF1） - 采用驱动式时钟生成器的单相谐振时钟架构，在0.8-1.2 GHz频率范围内谐振42 pF时钟负载，实现1.03 GHz操作频率和132 mW功耗，属于时钟网络架构创新。
▸创新点3：双相时钟方案（RF2） - 开发分布式自谐振时钟生成器的双相时钟方案，通过相位优化进一步降低功耗至124 mW（1.01 GHz下谐振38 pF/相），功耗效率比单相方案提升8%，属于系统级时钟优化创新。
▸创新点4：能效指标突破 - RF2实现133 nW/MHz/Tap/InBit/CoeffBit的能效指标，创下当时FIR滤波器最低功耗记录，体现整体设计方法论的优势。
Abstract
ior Member , IEEE
Abstract—This paper describes RF1 and RF2, two level-clocked
test-chips that deploy resonant clocking to reduce power consump-
tion in their clock distribution networks. It also highlights RCL,
a novel resonant-clock latch-based methodology that was used to
design the two test-chips. RF1 and RF2 are 8-bit 14-tap finite-im-
pulse response (FIR) filters with identical architectures. Designed
using a fully automated ASIC design flow, they have been fab-
ricated in a commercial 0.13
m