JSSC 2008第7期Data Converters0.18μmPipeline ADCDAC

An 11-Bit 45 MSs Pipelined ADC With Rapid Calibration of DAC Errors in a Multibi

提出一种快速校准多级ADC中DAC和增益误差的技术，显著提升性能。

45 MS/s, 11-bit, 1.8V, 0.18μm CMOS

ADC校准DAC误差背景校准多级ADCCMOS

▸创新点1：双ADC背景校准技术（方法创新） - 采用双ADC并行处理架构，在后台实时比对主副通道输出差异，通过数字信号处理实现DAC非线性误差的自动补偿，将校准时间缩短至10^5时钟周期内完成，显著提升系统实时性。

▸创新点2：快速DAC误差校正（电路创新） - 提出动态元件匹配与统计平均相结合的混合校正算法，针对多级DAC的权重失配问题，在45MS/s采样率下将INL从6.4LSB优化至1.1LSB，SNDR提升13.2dB。

▸创新点3：多级ADC增益误差补偿（系统创新） - 设计级间增益误差的前馈补偿网络，通过建立数学模型分离DAC误差与增益误差，使SFDR从48.9dB提升至70dB，验证了误差源解耦理论的工程可行性。

▸创新点4：自适应校准收敛算法（方法创新） - 开发基于最小均方误差的自适应迭代算法，通过监测残留误差动态调整校准步长，在1.8V 0.18μm CMOS工艺下实现52个时钟周期的快速收敛。

Abstract

A technique to rapidly correct for both DAC and gain errors in the multibit ﬁrst stage of an 11-bit pipelined ADC is pre- sented. Using a dual-ADC based approach the digital background scheme is validated with a proof-of-concept prototype fabricated in a 1.8 V 0.18 m CMOS process, where the calibration scheme improves the peak INL of the 45 MS/s ADC from 6.4 LSB to 1.1 LSB after calibration. The SNDR/SFDR is improved from 46.9 dB/48.9 dB to 60.1 dB/70 dB after calibration. Calibration is achieve