← 返回 JSSC 论文列表JSSC 2008第8期Other0.13μm/90nm
Power Reduction Techniques for LDPC Decoders Ahmad Darabiha Student Member IEEE
本文研究了适用于低电压和低功耗操作的LDPC解码器VLSI架构。
0.13μm CMOS, 0.6V, 3.3 Gb/s
低密度奇偶校验码低功耗VLSI架构迭代消息传递10G以太网
▸创新点1：高度并行解码器架构（系统创新） - 提出了一种低路由开销的高度并行VLSI架构，通过优化布线减少信号延迟和功耗，在0.13μm CMOS工艺下实现3.3 Gb/s吞吐量，并支持0.6V超低电压工作。
▸创新点2：早期收敛检测与计算终止方法（方法创新） - 开发了一种动态功耗优化技术，通过实时监测迭代收敛状态提前终止冗余计算，使解码能耗降至10.4 pJ/bit/iteration，同时保持BER性能在Shannon限3dB以内。
▸创新点3：适用于长码的比特串行全并行解码器（电路创新） - 针对2048位长码设计比特串行全并行结构，采用90nm CMOS库实现，验证了架构在10GBase-T等长码标准中的可扩展性。
▸创新点4：低压适应性优化（电路创新） - 通过架构级优化使解码器在0.6V超低电压下仍能维持648 Mb/s吞吐量，能耗进一步降至2.7 pJ/bit/iteration，显著提升能效比。
Abstract
rank R. Kschischang, Fellow, IEEE
Abstract—This paper investigates VLSI architectures for low-
density parity-check (LDPC) decoders amenable to low- voltage
and low-power operation. First, a highly-parallel decoder archi-
tecture with low routing overhead is described. Second, we propose
an efficient method to detect early convergence of the iterative de-
coder and terminate the computations, thereby reducing dynamic
power. We report on a bit-serial fully-parallel LDPC decoder fab-
ricated in a 0