← 返回 JSSC 论文列表JSSC 2008第9期Wireline I/O
Challenges in the Cell-Based Design of Very-High-Speed SiGe-Bipolar ICs at 100 G
提出了一种基于单元的设计方法，用于高效设计100 Gb/s及以上速率的SiGe双极集成电路。
100 Gb/s
SiGe双极100 Gb/s单元设计复用器解复用器
▸基于单元的设计概念：提出了一种高效的基于单元的设计方法，特别针对100 Gb/s及以上数据速率的SiGe双极集成电路，通过模块化设计提高了设计效率和电路性能。
▸100 Gb/s 2:1复用器IC：实现了100 Gb/s数据速率的2:1复用器IC，通过优化电路布局和信号完整性管理，显著提升了高频性能和数据吞吐量。
▸100 Gb/s 1:2解复用器IC：开发了100 Gb/s数据速率的1:2解复用器IC，集成了片上时钟和数据恢复功能，解决了高速数据同步和信号分离的技术难题。
▸性能优化与限制分析：详细分析了在100 Gb/s及以上数据速率下电路设计的性能限制，提出了针对性的优化策略，为未来超高速集成电路设计提供了理论支持。
Abstract
A cell-based design concept for the efficient design
of higher integrated SiGe-bipolar circuits operating at data rates
equal to or greater than 100 Gb/s is proposed. The performance
limitations of circuit designs at these high data rates are discussed
with special regard to associated cell-based design aspects. The
performances of two cell-based designs are demonstrated by a
100 Gb/s 2:1 multiplexer IC and a 100 Gb/s 1:2 demultiplexer IC
with on-chip clock- and data-recovery.