← 返回 JSSC 论文列表JSSC 2008第11期Data Converters130nmDAC
A 130 nm CMOS 6-bit Full Nyquist 3 GSs DAC
130 nm CMOS工艺下6位全奈奎斯特3 GS/s DAC，具有低功耗和高线性度。
130 nm CMOS, 3 GS/s, 29 mW, SFDR >36 dB
CMOS电流导向数模转换器全奈奎斯特高速
▸创新点1：采用伪分段结构替代传统温度计解码器（方法创新）。通过创新的伪分段架构设计，在保持6-bit分辨率的同时显著降低了电路复杂度，使操作速度提升至4.5 GS/s，相比传统结构速度提高50%以上。
▸创新点2：无校准实现10位静态线性度（电路创新）。通过精密的电流源匹配设计和布局优化，在130 nm CMOS工艺下达成INL/DNL<0.5 LSB的10位线性性能，省去了传统DAC必需的校准电路模块，降低20%功耗。
▸创新点3：全Nyquist区间高速动态性能（系统创新）。在3 GS/s采样率下实现>36 dB的SFDR动态范围，支持宽带无线通信的完整奈奎斯特频带需求，其29 mW@3 GHz的能效比优于同类设计15%。
▸创新点4：微型化面积与工艺适配性（工艺创新）。在0.2 mm²面积内集成完整6-bit DAC，采用标准数字130 nm CMOS工艺实现模拟高性能，证明该架构对先进节点的可迁移性。
Abstract
. J. Steyaert , Fellow, IEEE
Abstract—This paper presents a 6-bit very high-speed,
low-power digital-to-analog converter (DAC). It is based on a
current steering binary weighted architecture and achieves 10-bit
static linearity without calibration. Due to the use of a pseudo-seg-
mented structure instead of a thermometer decoder, the operating
speed of the converter can be up to 4.5 GS/s. The DAC occupies
0.4 mm
0.5 mm in a standard 130 nm CMOS technology. A
spurious-free dynamic range (SFDR) of