← 返回 JSSC 论文列表JSSC 2008第11期Clocking & PLLs0.13μm CMOSPLL
A 14 mW Fractional-N PLL Modulator With a Digital Phase Detector and Frequency S
提出一种用于分数-N PLL的全数字相位检测器，实现高调制速率与频率精度。
2.2GHz, 142kHz环路带宽, 927.5kbps FSK调制速率, 14mW功耗
分数-N PLL全数字相位检测器FSK调制频率合成器ΔΣ调制
▸创新点1：单触发器过采样相位量化器（方法创新） - 采用单个触发器实现相位量化，简化了传统相位检测器的复杂结构，降低了功耗（14 mW）和面积（0.7 mm²），同时通过过采样技术提高了相位分辨率。
▸创新点2：支持高于环路带宽的FSK调制速率（系统创新） - 通过数字采样方案实现927.5 kbps的FSK调制速率，远超环路带宽（142 kHz），突破了传统PLL调制速率受限于环路带宽的瓶颈。
▸创新点3：数字采样方案保持输出信号频率精度（电路创新） - 在高速调制下仍能维持输出信号的频率精度，解决了高速调制与频率稳定性之间的矛盾，关键指标包括2.2 GHz输出频率和1.4 V电源电压。
▸创新点4：全数字相位检测器架构（架构创新） - 用数字方案替代传统模拟电荷泵相位检测器，避免了电流匹配问题，显著提升对工艺变化和电源噪声的鲁棒性，适用于深亚微米工艺（0.13 μm CMOS）。
Abstract
ber , IEEE, and Michael P . Flynn , Senior Member , IEEE
Abstract—In this work an all-digital phase detector for a frac-
tional-
PLL is proposed and demonstrated. The phase detector
consists of a single flip-flop, which acts as an oversampled 1 bit
phase quantizer. A digital sampling scheme that enables FSK
modulation rates much larger than the loop bandwidth is demon-
strated, without compromising on the frequency accuracy of the
output signal. A prototype 2.2 GHz fractional-
synthesizer
incorpo